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当场可编门阵列FPGA（Field Programmable GateArray）归属于ASIC商品，根据软件编程对总体目标元器件的构造和工作方式开展重新构建，能随时随地对设计方案开展调节，具备处理速度高、构造灵便、开发设计周期时间短、迅速稳定性高特性，数字设计之中迅速发展趋势。
文中详细介绍了一种运用FPGA完成DC～100 MHz的全自动转换测量范围数据等精密度频率计的完成方式，并得出完成编码。全部操作系统在研制开发的CPLD/FPGA试验开发设计系统软件上调节根据。
1 等精密度测频基本原理
工作频率的精确测量方式关键分成2种方式：
（1）立即测量方法，即在一定的水利闸门時间内精确测量被测讯号的单脉冲数量。
（2）等效替代法法，比如周期时间测频法、V-F转换法等。 间接性测频法仅可用精确测量低频率数据信号。
根据传统式测频基本原理的频率计的测量精度将随被测数据信号工作频率的降低而减少，在好用中有很大的局限，而等精密度频率计不仅具备较高的测量精度，并且在全部工作频率地区能维持匀速运动的检测精密度。
本设计方案工作频率测量法的关键精确测量操纵框架图如下图1所显示。图1中预设自动门数据信号GATE是由单片机设计传出，GATE的時间总宽对测频精密度�：仙伲梢栽诤艽蟮姆冻肽谔粞。恍鐵PGA中32 b计数在计100 M数据信号不外溢都可以，依据基础理论测算GATE的時间总宽Tc可以超过42.94 s，可是因为单片机设计的数据处理方法工作能力限定，具体的時间总宽较少，一般可在10～0.1 s间挑�。丛诟咂德识问保⒚艜r间较短;低频率时水利闸门時间较长。那样水利闸门時间总宽Tc根据被测工作频率的尺寸全自动调节测频，进而完成测量范围的全自动变换，扩张了测频的分度值范畴;完成了全范畴等精密度精确测量，降低了低频率精确测量的偏差。
图1中BZ_Counter和DC_Counter是2个可控性的32 b快速计数（100 MHz），BZ_ENA和DC_ENA分别是她们的记数容许数据信号端，高电平合理。标准工作频率数据信号从BZ_Counter的钟表键入端BZ_CLK键入，设其速率为Fb;被测数据信号经前面变大、限幅和整形美容后，从与BZ_Counter类似的32 b计数DC_Counter的钟表键入端DC_CLK键入，精确测量工作频率为Fx。
精确测量逐渐，优选单片机设计传出一个清零数据信号CLR，使2个32 b的计数和D触发器原理置0，随后单片机设计再传出容许测频指令，即使预设自动门数据信号GATE为高电平，这时D触发器要一直直到被测讯号的上升沿根据时，Q端才被置1，即使BZ_ENA和DC_ENA与此同时为1，将运行计算方式BZ_Counter和DC_Counter，系统软件进到测算容许周期时间。这时，计数BZ_Counter和DC_Counter各自对被测数据信号和规范工作频率数据信号与此同时记数。当Tc秒之后，预设自动门数据信号被单片机设计置为低电频，但这时2个32 b的计数依然沒有终止记数，一直直到接着而至的待测数据信号的上升沿来临时，才根据D触发器将这2个计算方式与此同时关掉。由图2一样的测频状态图由此可见，GATE的间距和产生的时间段都不可能�：鞘簿湍苁菪藕湃菪砑鞘闹芷谑奔湟恢闭孟嗟庇诒徊馐菪藕臱CLK的详细周期时间，这恰好是保证XCLK在一切工作频率标准下都能维持匀速运动测量精度的重要。由于，这时GATE的总宽Tc更改及其任意的发生時间导致的偏差较多仅有标准钟表BCLK数据信号的一个指令周期，因为BCLK的信息是由高稳定性的100 MHz结晶震荡器传出的，因此任何时候的肯定数据误差仅有1/108 s，这也是系统软件造成关键的偏差。
建在某一次预设自动门時间Tc中对被测数据信号计标值为Nx，对规范工作频率数据信号的计标值为Nb，则依据水利闸门時间相同，可得到公式计算（1）：
2 频率计的VHDL设计方案
本设计方案选用ALTERA企业的FPGA集成icEPF10K10，该集成ic引脚间的延迟时间为5 ns，即工作频率为200 MHz，运用规范化的硬件配置描述语言VHDL有比较丰富的基本数据类型，他的结构模型是层次化的，运用这种丰富多彩的基本数据类型和层次化的结构模型，对繁杂的数据系统软件开展数字逻辑并且用电子计算机模拟仿真，不断完善后开展全自动综合性转化成符合规定的、在电源电路构造上可完成的数字逻辑，再在线下载到可编逻辑性元器件中，就可以进行设计方案。下边得出该频率计根据EPF10K10的VHDL叙述源代码：
模拟仿真波型如下图2所显示。
3 结 语
文中运用ALTERA企业的FPGA集成icEPF10K10，应用VHDL计算机语言设计方案等精密度频率计，得出关键程序流程，通过ISPEXPER模拟仿真后，认证设计方案是获得成功的，做到预期成果。
和传统化的频率计对比，FPGA的频率计简单化了线路板的设计方案，提升了系统开发的完成性和稳定性，测频范畴做到100 MHz，完成了数据系统软件硬件配置的APP化，这也是数据数字逻辑的新发展趋势。
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